- 对热敏感的元件(含液态介质电容、晶振)尽量远离大功率的元器件、散热器等热源 。
- 布局是否满足热设计要求 ， 散热通道(根据工艺设计文件来执行) 。
- 是否IC电源距离IC过远 。
- LDO及周围电路布局是否合理 。
- 模块电源等周围电路布局是否合理 。
- 电源的整体布局是否合理 。
- 是否所有仿真约束都已经正确加到Constraint Manager中 。
- 是否正确设置物理和电气规则(注意电源网络和地网络的约束设置) 。
- Test Via、Test Pin的间距设置是否足够 。
- 叠层的厚度和方案是否满足设计和加工要求 。
- 所有有特性阻抗要求的差分线阻抗是否已经经过计算 ， 并用规则控制 。
1、数模
- 数字电路和模拟电路的走线是否已分开 ， 信号流是否合理 。
- A/D、D/A以及类似的电路如果分割了地 ， 那么电路之间的信号线是否从两地之间的桥接点上走（差分线例外） 。
- 必须跨越分割电源之间间隙的信号线应参考完整的地平面 。
- 如果采用地层设计分区不分割方式 ， 要确保数字信号和模拟信号分区布线 。
- 高速信号线的阻抗各层是否保持一致 。
- 高速差分信号线和类似信号线 ， 是否等长、对称、就近平行地走线 。
- 确认时钟线尽量走在内层 。
- 确认时钟线、高速线、复位线及其它强辐射或敏感线路是否已尽量按3W原则布线 。
- 时钟、中断、复位信号、百兆/千兆以太网、高速信号上是否没有分叉的测试点 。
- LVDS等低电平信号与TTL/CMOS信号之间是否尽量满足了10H（H为信号线距参考平面的高度） 。
- 时钟线以及高速信号线是否避免穿越密集通孔过孔区域或器件引脚间走线 。
- 时钟线是否已满足（SI约束）要求（时钟信号走线是否做到少打过孔、走线短、参考平面连续 ， 主要参考平面尽量是GND；若换层时变换了GND主参考平面层 ， 在离过孔200mil范围之内是GND过孔；若换层时变换不同电平的主参考平面 ， 在离过孔200mil范围之内是否有去耦电容） 。
- 差分对、高速信号线、各类BUS是否已满足（SI约束）要求 。
- 对于晶振 ， 是否在其下布一层地；是否避免了信号线从器件管脚间穿越；对高速敏感器件 ， 是否避免了信号线从器件管脚间穿越 。
- 单板信号走线上不能有锐角和直角（一般成 135 度角连续转弯 ， 射频信号线最好采用圆弧形或经过计算以后的切角铜箔） 。
- 对于双面板 ， 检查高速信号线是否与其回流地线紧挨在一起布线；对于多层板 ， 检查高速信号线是否尽量紧靠地平面走线 。
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